Новости микроэлектроники

ПСР Актел → Настройка временных констрейнов в Libero SoC для СнК SmartFusion2 и ПЛИС IGLOO2

При создании синхронных цифровых устройств на базе ПЛИС, от наброска дизайна до физической реализации, довольно редко удаётся сразу достичь требуемой производительности. Для этого обычно необходимо провести несколько итераций всего цикла разработки — проектирование, логический синтез, трассировка и временной анализ. Задание временных констрейнов (Timing Constraints) и проведение временного анализа (Timing Analysis) — два наиболее важных этапа разработки синхронного FPGA-дизайна. Если после очередной итерации требования к производительности не выполняются, необходимо обдумать усовершенствование и добавление новых констрейнов и ещё раз повторить цикл. Задание некорректных временных констрейнов может привести к неработоспособности или непредсказуемой работе устройства.

Инженеры Microsemi рекомендуют задавать временные констрейны как для этапа синтеза, так и для этапа трассировки. В помощь разработчику на базе ПЛИС Microsemi выпущено новое руководство пользователя по заданию временных констрейнов в Libero SoC для СнК SmartFusion2 и ПЛИС IGLOO2. Руководство доступно по ссылке: http://www.microsemi.com/document-portal/doc_download/134356-smartfusion2-igloo2-fpga-timing-constraints-user-s-guide