Новости микроэлектроники |
| Войти Регистрация |
|
|
|
|
||||
Макро Групп → Как верифицировать и отлаживать ПЛИС Xilinx? Покажем на примере отладочной платы ARTY При проектировании на ПЛИС верификация и отладка являются необходимыми и трудоемкими этапами работы. Приглашаем на вебинар «Макро Групп», на котором вы узнаете, как отлаживать проект в среде Xilinx Vivado. Будет продемонстрирована отладка с использованием как встроенного симулятора, так и интегрированного логического анализатора.Вебинар рассчитан на широкий круг разработчиков начального и среднего уровня. Программа вебинара: » Верификация и отладка – что это такое. » Методы верификации. Где получить дополнительную информацию. » Симуляция – что это такое и как ее организовать. » Практическая демонстрация симуляции проекта в среде Xilinx Vivado. » Отладка на аппаратуре. Встроенный логический анализатор и другие ядра для отладки. » Практическая демонстрация отладки проекта в среде Xilinx Vivado. Дата вебинара: 14 марта (вторник) в 11:00 с повтором 15 марта (среда) в 14:00. Время московское. Участие в вебинаре бесплатное, по предварительной записи. Выберете наиболее удобный для вас день и зарегистрируйтесь на вебинар по ссылке https://www.macrogroup.ru/forma-registracii-na-vebinar Вопросы докладчику задавайте по адресу fpga@macrogroup.ru. Вопросы по участию в вебинаре задавайте нам по телефону 8 (800) 333-0605, или отравляйте по адресу marketing@macrogroup.ru. Либо напишите в форме обратной связи на нашем сайте www.macrogroup.ru. Источник: https://www.macrogroup.ru • Подробнее: https://www.macrogroup.ru/news...platy-arty
|
| © 2006 — 2024 Капитал Плюс Телефон, e-mail, ICQ для связи |
Регистрация • Реклама на сайте |